【令和４年１月１３日判決（知財高裁 令和３年（ネ）１００３１号】
【事案の概要】
本件は，控訴人が，被控訴人が輸入，譲渡している原判決別紙被告製品目録記載の製品（以下，これらを「被控訴人製品」と総称する。）は，発明の名称を「半導体集積回路装置及びその製造方法」とする特許（特許第３５９３０７９号）（以下，同特許を「本件特許」，その特許権を「本件特許権」という。）の請求項１ないし３，請求項５ないし８記載の発明（以下，これらの発明を「本件発明」という。）の各技術的範囲に属するものであり，被控訴人は本件特許権を侵害していると主張して，被控訴人に対し，特許法１００条１項及び２項に基づき被控訴人製品の輸入，譲渡等の差止め及び廃棄等を求める事案である。
【キーワード】
特許法第70条，特許請求の範囲の記載，明細書の記載，審査経過，審査官の理解
【争点】
文言侵害の成否，記載要件違反，補正要件違反，新規性又は進歩性の欠如等の争点があるが，本稿においては，文言侵害の成否のうち，特に，被控訴人製品が，「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等）を充足するか否かについて検討する。
【請求項１】
１Ａ ライン状パターンを有する回路パターンを備えた半導体集積回路装置であって，
１Ｂ 前記回路パターンはメモリ回路のライン状パターンであるメモリ用ライン状パターンを含み，
１Ｃ 前記回路パターンの配置領域の内部にダミーパターンが挿入されており，
１Ｄ 前記メモリ用ライン状パターンを含む前記ライン状パターンの総周縁長と前記ダミーパターンの総周縁長との合計を前記回路パターンの配置領域の面積により除することによって得られた第１の単位面積当たりの周縁長が，前記メモリ用ライン状パターンの総周縁長を前記メモリ回路が形成されている領域の面積により除することによって得られた第２の単位面積当たりの周縁長以下となるように設定されている
１Ｅ ことを特徴とする半導体集積回路装置。
【裁判所の判断】
（下線等の強調は筆者が追加した。）
⑵ 本件発明における「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等）について検討する。
この点に関して控訴人は，本件明細書の記載，本件発明の課題解決原理，審査経過との関係を理由として挙げ，本件発明の「半導体集積回路装置」は，システムＬＳＩに限定されるものではなく，ＤＲＡＭを含むものである旨主 張するが，その主張は採用することができない。その理由は次のとおりである。
ア 控訴人の主張ア(ｱ)（本件明細書の記載に基づく検討について）につき
「半導体集積回路装置」という語の一般的意味として，ＤＲＡＭが含まれる余地があるとしても，本件明細書の記載においては，次のとおり，「半導体集積回路装置」という文言は，システムＬＳＩを意味するものとして用いられており，ＤＲＡＭのようなメモリ自体を「半導体集積回路装置」として課題解決手段を用いることを示唆する記載はないから，本件明細書の「半導体集積回路装置」には，ＤＲＡＭは含まれず，本件発明はシステムＬＳＩに係るものであると認められる。
(ア) 【発明の属する技術分野】の記載
本件明細書の段落【０００１】には，【発明の属する技術分野】に関して，「本発明は，半導体集積回路装置及びその製造方法に関し，特に，ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の微細な繰り返しパターンを有する素子群の混載が可能なシステムＬＳＩにおける，・・・技術に関する。」と記載されている。
上記記載の文言によれば，本件発明は，半導体集積回路装置及びその製造方法のうちでも，特にシステムＬＳＩにおける技術に関するものであることが認められ，本件発明が，システムＬＳＩではない半導体集積回路装置であるＤＲＡＭの技術に関するものであることは認められない。
(イ) 【従来の技術】の記載
本件明細書の段落【０００３】には，「また，ＤＲＡＭ，ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）又はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のメモリー回路の１個の半導体チップへの搭載率（チップ全体の面積に対するメモリー回路の面積の比率：以下，占有面積率と称することもある）が用途又は仕様により異なるシステムＬＳＩをはじめとする半導体集積回路装置の製造工程においては，」と記載されている。上記記載の文言によれば，ＤＲＡＭ，ＳＲＡＭ又はＲＯＭ等のメモリー回路の１個の半導体チップへの搭載率が異なる半導体集積回路装置の製造工程が取り上げられているものと認められ，ここでいう半導体集積回路装置は，ＤＲＡＭ等のメモリー回路が搭載されたシステムＬＳＩ等を指すものと認められ，ＤＲＡＭ等のメモリー回路それ自体であるとは認められない。
本件明細書の段落【０００４】ないし【０００７】においては，従来の技術として，マスクパターンを用いて被加工膜に対してエッチングを行うことにより得られるパターン（加工パターン）の形状又は寸法が，マスクパターンレイアウトによって変化するという，必ずしもシステムＬＳＩに特有とは言い切れない半導体プロセス全般に関する問題についての記述がされている。しかし，上記記載の前の段落【０００３】には，「システムＬＳＩをはじめとする半導体集積回路装置の製造工程においては，ユニット回路が単に繰り返し配列されているだけではなく様々なレイアウトが施されたマスクパターンの加工が求められている。」と記載されており，段落【０００４】ないし【０００７】は，この記載を受けたものであり，前記(ア)のとおり，本件発明がシステムＬＳＩにおける技術であることも考慮すると，段落【０００４】ないし【０００７】は，ＤＲＡＭ等のメモリー回路それ自体とは異なるシステムＬＳＩの問題点として，マスクパターンに関する問題点を記載したものであると認められる。
さらに，段落【０００８】には，システムＬＳＩの製造における加工について記載されている。
(ウ) 【発明が解決しようとする課題】の記載
段落【０００９】には，「しかしながら，ＬＳＩの微細化の進展に伴って，具体的には，集積回路パターン寸法が０．２５μｍ以下，特に０．１５μｍ以下という微細化の進展に伴って，より高精度な寸法制御が求められるようになってきたため，マスクパターンレイアウトの違いに起因して生じる寸法ばらつきが無視できなくなりつつある。」と記載されており，ＬＳＩの微細化に伴う集積回路パターンの微細化により課題が生じることが記載されている。
段落【００１０】，【００１１】及び【図８】には，システムＬＳＩであるＤＲＡＭ搭載品種及びＤＲＡＭ非搭載品種について，レジストパターンをマスクとしてドライエッチングによりゲート電極を形成した場合におけるＣＤロスを対比した説明がされている。
段落【０００９】ないし【００１１】は，システムＬＳＩについて記載されており，段落【００１２】は，「すなわち，従来の半導体集積回路装置の製造方法においては，同一のゲート電極加工プロセスを採用したとしても，品種の違いに伴うマスクパターンレイアウトの違いによって，ゲート電極寸法がばらついてしまう。言い換えると，ゲート電極寸法に品種依存性が発生してしまう。その結果，特定のマスクを用いて製造される半導体集積回路装置の特定の品種において，ＭＯＳ型トランジスタの特性が設計仕様からずれてしまい，動作マージンが狭くなってしまうという問題が生じる。このような問題は設計ルールが０．１８μｍ以下になると特に無視できなくなる。」であり，段落【０００９】ないし【００１１】を受けて，「すなわち」と述べていることから，システムＬＳＩの課題を述べたものと認められ，段落【００１２】の「半導体集積回路装置」はシステムＬＳＩを指すものと認められる。また，段落【００１３】は「前記に鑑み，本発明は，ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するときに，マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止することを目的とする。」であり，「前記に鑑み」として，段落【００１２】までの記載を受けて本件発明の目的を記載したものであるから，システムＬＳＩについて，ゲート電極・配線又はメタル配線等のライン状パターンの寸法ばらつきを防止することを目的とする旨を記載したものと認められる。
(エ) 【課題を解決するための手段】の記載
前記(ウ)のとおり，【発明が解決しようとする課題】においては，本件発明の課題及び目的がシステムＬＳＩにおけるものであることが示されており，【課題を解決するための手段】の記載は，このような本件発明の課題を前提として記載されたものであるから，システムＬＳＩにおける課題を解決する手段を記載したものであると認められる。
本件明細書の段落【００１５】，【００１９】，【００２０】及び【図９】には，ＤＲＡＭ等のメモリー回路が搭載された半導体集積回路装置を示す記載，又はその存在を前提とする記載がされている。
控訴人は，段落【００２２】及び【００２３】の記載において，課題解決手段は，システムＬＳＩに特有のものとは何ら限定されていないと主張する。しかし，段落【００１０】には，「ＤＲＡＭが搭載された半導体集積回路装置（以下，ＤＲＡＭ搭載品種と称する），及びＤＲＡＭが搭載されていない半導体集積回路装置（以下，ＤＲＡＭ非搭載品種と称する）」と記載されており，本件明細書において，「品種」とは，ＤＲＡＭが異なる搭載率で搭載されており又は搭載されていないシステムＬＳＩの種類をいうものと認められ，これは，【課題を解決するための手段】の項の段落【００１９】に「図９は，ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種における，単位面積当たりのゲート電極周縁長（ゲート電極の周縁部の長さ）とＤＲＡＭ占有面積率との関係を示している。」と記載されていることからも裏付けられる。そして，段落【００２０】には，「図９に示すように，ＤＲＡＭ占有面積率が増加するに従って，単位面積当たりのゲート電極周縁長が増大する。」と記載され，段落【００２１】には，「また，図１０は，様々な品種における，単位面積当たりのゲート電極周縁長とＣＤロスとの関係を示している。」と記載されており，段落【００２２】は，「図１０に示すように」という文言から始まり，図１０に基づく説明をするものであるから，システムＬＳＩについて述べるものと認められ，システムＬＳＩとは別の，システムＬＳＩに搭載されたＤＲＡＭ自体について述べるものとは認められない。
また，段落【００２３】は，「そして，本願発明者らは，単位面積当たりのゲート電極周縁長が大きくなるに従ってＣＤロスが負の値から正の値に単調に変化していくこと（図１０参照）に着目して，品種によらず単位面積当たりのゲート電極周縁長を所定の範囲に設定するか，又は，単位面積当たりのゲート電極周縁長の品種毎の違いに応じてプロセス条件を調整することによって，マスクパターンレイアウトの違いに起因して寸法ばらつきが生じる事態を防止できることを見いだした。」であり，段落【００２２】までの記載に続けて，図１０を参照し，品種の存在を前提とし，課題を解決するための手段として，品種によらず単位面積当たりのゲート電極周縁長を設定すること，又は同周縁長の品種毎の違いに応じてプロセス条件を調整することを示すものであるから，システムＬＳＩについて課題の解決手段を示すものと認められる。
したがって，控訴人の上記主張は採用することができない。
(オ) 実施例の記載
本件発明の第１，第２の実施形態は，単位面積当たりのゲート電極周縁長の品種毎の違いに起因してゲート電極エッチングで生じるＣＤロスのばらつきを，寸法測定又はレチクル製造等に伴う誤差範囲である０～０．００３μｍに抑制するために，単位面積当たりのゲート電極周縁長の品種毎の違いを５００ｍｍ／ｍｍ²程度の範囲に抑える必要があるところ，具体的には，単位面積当たりのゲート電極周縁長が最大となるＤＲＡＭ（２５００ｍｍ／ｍｍ²程度）を基準として規格範囲（ＤＲＡＭ占有面積率が８０％である場合に相当する２０００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の規格範囲の上限とし，１６００～２０００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の範囲）を設定するものである（段落【００５７】～【００５９】，【００７０】）。
ＤＲＡＭについては，単位面積当たりのゲート電極周縁長が，上記規格範囲の上限値以上となっているから，ＣＤロスのばらつきを抑制するためのダミーゲートを挿入する必要性はない。また，上記の２５００ｍｍ／ｍｍ²程度という単位面積当たりのゲート電極周縁長の値が，ＤＲＡＭにおいて，周辺回路等を除いたメモリセルアレイ領域のみで算出された値であると解すべき根拠もない。
したがって，第１，第２の実施形態は，システムＬＳＩについてのものであり，本件発明がシステムＬＳＩに係るものであることに合致する。
そして，本件明細書には，ＤＲＡＭのようなメモリ自体を「半導体集積回路装置」とする実施形態の記載はない。
(カ) 【発明の効果】の記載
段落【０１３２】には，発明の効果について「本発明によると，半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも，マスクパターンレイアウトの違いに起因してライン状パターンに寸法ばらつきが生じることを防止できる。従って，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても，ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に一定にできるので，動作マージンのバラツキが解消された半導体集積回路装置を実現できる。」と記載されている。前記(エ)のとおり，本件明細書において，「品種」とは，ＤＲＡＭが異なる搭載率で搭載されており又は搭載されていないシステムＬＳＩの種類をいうものと認められ，段落【０１３２】には，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩについての効果が記載されているものと認められる。
イ 控訴人の主張ア(ｲ)（本件発明の課題解決原理に基づく検討について）につき
本件発明の技術的意義（前記１⑵）に鑑みれば，本件明細書に開示された発明は，半導体チップ上の領域ごとのゲート電極周縁長の合計が異なる半導体集積回路装置（具体的にはシステムＬＳＩ）において，このような領域ごとのゲート電極周縁長の合計のばらつきが，従来知られていたマイクロローディング効果による局所的なパターン寸法の変動などとは異なり，半導体チップ全体にわたるＣＤロスに許容できないほどの変動をもたらすという，本件特許の出願時においては新規な課題を見い出し，これを，ダミーパターンを挿入してゲート電極周縁長のばらつきを抑えることにより解決したものである。したがって，本件発明の課題とその解決原理に照らすと，本件発明の「半導体集積回路装置」は，システムＬＳＩを意味するものと解される。
本件特許の出願時に既に慣用されていたＤＲＡＭにおいて，メモリセルアレイを構成するビットラインやワードラインが，ＤＲＡＭにおける他の回路と比較して周縁長が密な回路パターンであり，メモリセルアレイ領域とそれ以外の回路領域とではゲート電極周縁長の合計がばらつくという技術常識があったとしても，それが，ＤＲＡＭを構成する半導体チップ全体にわたるＣＤロスに許容できないほどの変動をもたらすものであることは，本件明細書に何ら言及されておらず，また，上記の新規な課題が，システムＬＳＩ中の一部の領域にすぎないＤＲＡＭ単体においても同様に生じるものであると認めるに足りる証拠はない。
そうすると，本件発明の課題とその解決原理に照らして，本件発明の「半導体集積回路装置」は，システムＬＳＩを意味するものと解され，ＤＲＡＭを含むと解することはできない。
ウ 控訴人の主張ア(ｳ)（審査経過に基づく検討について）につき
控訴人は，審査経過に関し，第１回目及び第２回目の拒絶理由通知について，審査官は，本件特許の発明がシステムＬＳＩの発明であるとは認識しておらず，また，出願人の意見書においても，本願発明と引用発明の相違点について，本願発明はシステムＬＳＩであるのに対して引用発明はシステムＬＳＩではないという説明はしていないと主張する。
しかし，そもそも特許発明の技術的範囲の画定は，特許請求の範囲の記載に基づいて定められるが，特許請求の範囲に記載された用語の意義の解釈は明細書及び図面を考慮して行われるのであって（特許法７０条１項及び２項参照），特許出願の審査過程において，審査官がその特許発明をどのように理解していたかということは，裁判所の特許発明の技術的範囲の画定の判断を拘束するものではない。
また，出願人は，第１回目の拒絶理由通知に対する意見書（平成１５年１１月２８日提出，乙２）において，特許法２９条１項３号及び同条２項の規定に該当しない理由として，「言い換えると，ダミーパターンを挿入することによって，異なるマスクパターンレイアウト間でパターンの粗密の程度を小さくします。このため，ライン状パターンに品種に依存した寸法変動が生じることを防止できるので，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても，ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に一定にできます。従って，請求項４の発明によると，動作マージンのバラツキが解消された半導体集積回路装置を実現できるという格別の効果が得られます。」（乙２〔２～３頁〕）と記載し，第２回目の拒絶理由通知に対する意見書（平成１６年３月２５日提出，乙４）において，特許法２９条２項の規定に該当しない理由として，「言い換えると，ダミーパターンを挿入することによって，異なるマスクパターンレイアウト間でパターンの粗密の程度を小さくします。このため，本願明細書の段落番号［０１３２］に記載されておりますように，『半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも，マスクパターンレイアウトの違いに起因してライン状パターンに寸法ばらつきが生じることを防止できる。従って，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても，ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に一定にできるので，動作マージンのバラツキが解消された半導体集積回路装置を実現できる』という格別の効果・・・が得られます。」（乙４〔４頁〕）と記載し，いずれの意見書においても，本願発明がシステムＬＳＩに用いられて効果を生ずることを明確に述べており，このような段階を踏まえて本件特許が登録されたものである。
したがって，仮に，審査官が，拒絶理由通知を発出する際に，特許請求の範囲に記載された発明の要旨認定において，「半導体集積回路装置」を，その一般的な字義どおりに，ＤＲＡＭを含む半導体集積回路装置全般と解釈しており，また，出願人の意見書において，本願発明と引用発明の相違点として，本願発明はシステムＬＳＩであるのに対して引用発明はシステムＬＳＩではないことが明示されていなかったとしても，それに基づいて，本件発明の「半導体集積回路装置」にシステムＬＳＩではないＤＲＡＭ自体が含まれるということはできない。
⑶ そうすると，本件発明における「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等）という語は，システムＬＳＩを意味するものとして用いられており，ＤＲＡＭはこれに含まれないというべきであり，ＤＲＡＭであることに争いのない被控訴人製品（前記第２，２による引用のうちの原判決「事実及び理由」第２，２⑽（原判決８頁２０～２３行目））は，本件発明１の構成要件１Ａ，１Ｅ，本件発明５の構成要件５Ｂ，５Ｅをいずれも充足せず，本件発明１及び本件発明５の技術的範囲のいずれにも属さないものと認められる。
【検討】
本判決は，「半導体集積回路装置」の意義について，特許請求の範囲の記載，明細書の記載から，システムＬＳＩを意味するものと解し，ＤＲＡＭを含むと解することはできないと判断する。具体的には，「『半導体集積回路装置』という語の一般的意味として，ＤＲＡＭが含まれる余地があるとしても，本件明細書の記載においては，次のとおり，『半導体集積回路装置』という文言は，システムＬＳＩを意味するものとして用いられており，ＤＲＡＭのようなメモリ自体を『半導体集積回路装置』として課題解決手段を用いることを示唆する記載はないから，本件明細書の『半導体集積回路装置』には，ＤＲＡＭは含まれず，本件発明はシステムＬＳＩに係るものであると認められる。」と判断する。この判示内容からすると，一般的な意味よりも明細書の記載の意味を優先しているようにも読める。
また，本判決は，控訴人の主張の成否を検討するにあたり，「本件特許の出願時に既に慣用されていたＤＲＡＭにおいて，メモリセルアレイを構成するビットラインやワードラインが，ＤＲＡＭにおける他の回路と比較して周縁長が密な回路パターンであり，メモリセルアレイ領域とそれ以外の回路領域とではゲート電極周縁長の合計がばらつくという技術常識があったとしても，それが，ＤＲＡＭを構成する半導体チップ全体にわたるＣＤロスに許容できないほどの変動をもたらすものであることは，本件明細書に何ら言及されておらず，また，上記の新規な課題が，システムＬＳＩ中の一部の領域にすぎないＤＲＡＭ単体においても同様に生じるものであると認めるに足りる証拠はない。」と本件発明の課題とその解決原理の観点から，本件発明の「半導体集積回路装置」の意味を解釈する。明細書に記載の新規の課題が，ＤＲＡＭ単体においても同様に生じるものであると認めるに足りる証拠があれば，「半導体集積回路装置」の意味としてＤＲＡＭを含むと解釈されたのかは，本判決の判示内容からは定かではないが，明細書の実施例等にＤＲＡＭの記載がないのであれば，少なくとも「明細書に記載の新規の課題が，ＤＲＡＭ単体においても同様に生じる」ことまで立証する必要があることになる。このような立証には困難が伴うため，もしもシステムＬＳＩだけでなく，ＤＲＡＭなど他にも適用可能なケースは明細書中に記載すべきであったということになる。
さらに，本判決は，控訴人の主張の成否を検討するにあたり，「そもそも特許発明の技術的範囲の画定は，特許請求の範囲の記載に基づいて定められるが，特許請求の範囲に記載された用語の意義の解釈は明細書及び図面を考慮して行われるのであって（特許法７０条１項及び２項参照），特許出願の審査過程において，審査官がその特許発明をどのように理解していたかということは，裁判所の特許発明の技術的範囲の画定の判断を拘束するものではない。」と一般的な判断を示している。特許庁と裁判所は独立しているため，両者の判断が異なることはあり得ることであり，また，特許出願の審査過程における審査官の特許発明に対する理解が裁判所の特許発明の技術的範囲の画定の判断を拘束する旨の定めはないことからすれば，本判決の当該判断は妥当と考える。なお，出願経過における審査官の見解とこの見解に従って出願人が補正をした事案において，特許請求の範囲の記載の解釈が，審査官の見解にも合致する旨判示した裁判例として，東京地裁平成27年（ワ）第2862号があるが，合致することは特許請求の範囲の解釈を裏付ける一つの要素にはなったとしても，裁判所の判断を拘束することを意味するものではないため，本判決の判断と矛盾するものではないと考える。
本判決は，「半導体集積回路装置」の意義について判断した事例判例ではあるものの，明細書作成及び特許請求の範囲の記載の参考になり得ることから紹介した。
以上
文責 弁護士・弁理士 梶井 啓順
